Vítejte, dnes je
pátek
26.
duben
2024
Odborný časopis a portál zaměřený na vývoj a výrobu elektroniky 
Americká společnost Aldec, veterán na poli EDA nástrojů pro návrh, simulace a verifikace FPGA, ASIC, SoC a embedded systémů, má na své webové stránce ke stažení článek “HDL Simulation Acceleration Solution for Microchip FPGA Designs“. Ten diskutuje v detailech proces simulace (RTL, post-synthesis simulation, IP cores verification, regression tests, prozkoumání rozdílů mezi výsledky gate level a RTL simulací, atd.) a přináší návrhy na jejich zrychlení, aby bylo možné rychle identifikovat a vyřešit problémy.
Zmíněný „white paper“ popisuje vlastní navrhovaný způsob zrychlení simulací FPGA systémů založený na HES-DVM. Ten nabízí zrychlení simulací, emulace a fyzického prototypování. V případě aplikací se speciálním zaměřením, jako RT, nebo kde je specifické IP, nabízí pro simulace použít vytýčenou FPGA. Testy a jakékoliv HDL potřebné pro odladění běží na simulátorech Aldec Riviera-PRO nebo Active-HDL HDL, nebo s pomocí jiných simulátorů s použitím rozhraní PLI nebo VHPI.
Článek je možné stáhnout zde.
mklauz@dps-az.cz
